黒羽音響技研の実験室

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遊びすぎた・・・

先週は遊びすぎたみたいでこれといったことは何もしてないんです・・・
前半はレポートに追われて
中盤は遊んでしまい
さっきまではレポートの考察を書いていました。

もう何も書くことないと申し訳なさすぎるので
RS付きJK-FFのVerilogHDLのソースコードでも載せておきます。

module JKFF_1(clk, j, k, q, q_, set, reset);
input clk, j, k, set, reset;
output q, q_;
reg q;

always @(posedge clk or negedge set or negedge reset) begin
if (reset == 1'b0)
q = 0;
else if (set == 1'b0)
q = 1;
else
case ({j, k})
2'b00 : q = q;
2'b01 : q = 0;
2'b10 : q = 1;
2'b11 : q = ~q;
endcase
end
assign q_=~q;
endmodule


DE0にてJK-FFっぽい動作はしてくれました。
インデント入れたはずなのですが反映されないですね。
見づらくてすいません。

でもディジタル回路の実験でVilogHDLを考察に書いたら関係ない気もするけど・・・
これで返されたらどうしようかな

というかアンプ作らねば・・・
それと、MAKEの方なのですが1回も参加したことも無いですし人出が足りないので今回は一般参加で行こうと思います。
本当に色々と期待を裏切ってしまう形で申し訳有りません。


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  1. 2011/10/18(火) 01:13:53|
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